En

开发应用

WHAT WE DO ?

首页 开发应用 重大共性工艺-应力工程

重大共性工艺-应力工程

应力工程

随着COMS工艺的关键尺寸以及栅极氧化层不断缩小,会导致载流子的迁移率大大降低,从而引起器件开态电流的降低,器件性能的退化。应力工程已成为12英寸先进工艺中改善器件性能的必要技术之一。对于65nm及以下技术代,采用的应力工程主要包括:接触孔刻蚀停止层(contact etch stop layer,CESL)、应力记忆技术(Stress Memorization Technique,SMT)和嵌入式硅锗源漏技术(embedded SiGe,eSiGe) 。

ScreenHunter_004.bmp

CESL技术通常以PECVD沉积氮化硅为主,以SiH4、N2与He混合气体沉积于550~600°C,调整气体流量比、沉积压力与等离子体发射功率等相关参数可得相对伸张或压缩应力的氮化硅膜,从而增加NMOS和PMOS的载流子迁移率,提高器件性能。其技术难点有单轴CESL工艺、多轴CESL工艺和侧墙优化等。

SMT技术主要在NMOS中利用Si的氮化物的盖帽层映入单轴拉应力,从而有效提高电子输运性能。这种方法主要包括以下几个步骤:多晶硅无定型化,沉积具有拉伸应力的衬层,快速退火,衬层移除。虽然拉伸层移除,但是通过退火过程,应力被记忆下来,从而移除衬层之后沟道仍保留应力。

eSiGe源漏技术是40nm及以下技术代提高PMOS器件性能的必备技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率,从而提高晶体管的电流驱动能力。SiGe外延工艺过程复杂,且各个工艺参数互相影响,需要同时满足包括:锗浓度,掺杂浓度,位错缺陷,颗粒缺陷,形貌要求等。

在40nm 技术代,已成功开发了具有eSiGe源漏的PMOS器件的TCAD 工艺模型和器件模型,并在大生产线上的40nm PMOS器件进行实验验证了模型的适用性和正确性。同时,开发和优化了具有U型和Σ型的eSiGe外延技术方案,成功得到Ge含量40%的SiGe源漏的PMOS器件,其电学性能达到业界水平。并且对图形片上高Ge含量的原位B掺杂SiGe薄膜生长机理缺陷机理进行了深入研究和分析,发表SCI和EI论文2篇,完成国家科技“02”重大专项课题、上海市博士后基金等课题。

对于28nm技术代的CESL技术、SMT技术和eSiGe源漏技术研发也获得了国家科技“02”重大专项的支持,目前正在研发阶段。

ScreenHunter_001.bmp

ScreenHunter_002.bmp

ScreenHunter_003.bmp